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将两个与非门的输出端、输入端相互交叉连接，就构成了基本R-S触发器，如下图所示。

　　正常工作时输出端Q和的逻辑状态相反。通常用Q端的状态来表示触发器的状态，当Q=0时称触发器为0态或复位状态，Q=1时称触发器为1态或置位状态。

　　下面分四种情况来讨论触发器的逻辑功能。

　　（1）RD=1，SD=1。设触发器处于0态，即Q=0，=1。根据触发器的逻辑电路图，此时Q=0反馈到门G2的输入端，从而保证了=1；而=1反馈到门G1的输入端，与SD=1共同作用，又保证了Q=0。因此触发器仍保持了原来的0态。

　　设触发器处于1态，即Q=1、=0。=0反馈到门G1的输入端，从而保证了Q=1；而Q=1反馈到门G2的输入端，与RD=1共同作用，又保证了=0。因此触发器仍保持了原来的1态。

　　可见，无论原状态为0还是为1，当RD和SD均为高电平时，触发器具有保持原状态的功能，也说明触发器具有记忆0或1的功能。正因如此，触发器可以用来存放一位二进制数。

　　（2）RD=0，SD=1。当RD =0时，无论触发器原来的状态如何，都有=1；这时门G1的两输入端都为1，则有Q=0，所以触发器置为0态。

　　触发器置0后，无论RD变为1或仍为0，只要SD保持高电平（SD＝1），触发器保持0态。也即无论原状态如何，只要SD保持高电平，RD端加负脉冲或低电平，都能使触发器置0，因而RD端称为置0端或复位端。

　　（3）RD=1，SD=0。因SD=0，无论的状态如何，都有Q=1；所以，触发器被置为1态。一旦触发器被置为1态之后，只要保持RD =1不变，即使SD由0跳变为1，触发器仍保持1态。SD端称为置1端或置位端。

　　（4）RD=0，SD=0。无论触发器原来状态如何，只要RD、SD同时为0，都有Q==1，不符合Q和为相反的逻辑状态的要求。一旦RD和SD由低电平同时跳变为高电平，由于门的传输延迟时间不同，使得触发器的状态不确定。因此在使用中应该禁止这种情况的发生。

　　综上所述得到基本R-S触发器的逻辑状态表，如下表所示。

　　基本R-S触发器的逻辑符号：

　　在图示的逻辑符号中，输入端靠近方框处画有“ο”，其含义是负脉冲或低电平来置位或复位。也有的基本R-S触发器采用正脉冲或高电平来置位或复位，其逻辑符号中输入端靠近方框处没有“ο”。

　　基本R-S触发器，虽然具有记忆和置0、置1功能，可以用来表示或存储一位二进制数码，但由于基本R-S触发器的输出状态受输入状态的直接控制，使其应用范围受到限制。因为一个数字系统中往往有多个触发器，因而要求用统一的信号来指挥触发器的动作，这个指挥信号是一种脉冲序列，通常称为时钟脉冲。有时钟脉冲控制的触发器叫做钟控触发器。